자일링스(www.xilinx.com)는 버텍스™®-6 FPGA 디자인에서 블록-RAM (BRAM) 동적 전력소비를 24% 절감할 수 있는 개선된 지능적 클록 게이팅 (intelligent clock gating) 기술과 4세대 부분적 재구성 디자인 플로우를 발표하였다. 디자이너들은 이제 ISE® 디자인 수트 12.2를 다운로드 하여 사용이 용이하고 직관적인 부분적 재구성 디자인 플로우를 활용할 수 있게 되었으며, 전력소비 절감은 물론 전체 시스템 비용까지 절감할 수 있게 되었다. 또한, 임베디드 디자인 플로우를 위한 저가의 시뮬레이션 솔루션도 최신 ISE에서 이용할 수 있다.

ISE 디자인 수트의 수석 마케팅 디렉터 톰 페이스트(Tom Feist)씨는 “시스템이 점점 더 복잡해지고 디자이너들이 적은 소스로 많은 작업을 하도록 요구 받음에 따라, FPGA의 적응력과 FPGA 고유의 리프로그래머빌리티가 매우 중요한 자산이 되었다.”라며 “자일링스의 FPGA는 현장 프로그래밍과 재프로그래밍을 수행할 수 있도록 오랫동안 부분적 재구성 기능과 유연성을 지원해왔다. 그러나 오늘날 비용, 보드공간, 전력소비 등의 제약으로 매우 효율적이고 경제적인 디자인 전략이 요구되었다. 그래서 자일링스는 디자인 플로우를 보다 쉽게 만든 것이다.”라고 말했다

부분적 재구성 기능은 즉각적인 유연성으로 단일 FPGA의 역량을 크게 확장시킬 수 있다. 작동 중에도 디자이너는 디바이스의 나머지 부분에서 실행되고 있는 애플리케이션들에 영향을 주지 않고 새로운 기능으로 FPGA 영역을 재프로그램 할 수 있다. 예를 들면, 유선 OTN (Optical Transport Network) 솔루션을 개발하려는 고객은 다른 파형의 중단이나 보다 큰 부품 또는 추가 부품 없이 SDR 솔루션의 통신 파형을 동적으로 변경하면서도, 30-45% 줄어든 리소스로 멀티포트 멀티플렉서/트랜스폰더 기능을 구현할 수 있다. 또한 최고 성능까지 필요로 하지 않을 때 부분적 재구성 기능을 통해 디자이너는 전력소비가 높은 기능을 좀더 전력 효율적인 기능으로 바꾸어 전력소비를 관리할 수 있다.

자일링스는 보다 직관적인 디자인 플로우와 인터페이스에서 사용할 수 있도록 이 4세대 부분적 재구성 기능을 더욱 쉽게 만들었다. 이는 개선된 타이밍 제약과 타이밍 분석 방법, 정적 재구성 파티션들을 연결하기 위한 프록시 로직 자동 삽입, 풀-디자인 타이밍 종결(full-design timing closure)과 시뮬레이션 기능을 포함한다. ISE 12는 디자이너가 버텍스-4와 버텍스-5, 버텍스-6 디바이스에 부분 재구성 애플리케이션을 타깃 할 수 있게 한다. (보다 자세한 정보는 /ISE 참고)

BRAM 전력소비를 낮추기 위한 지속적인 클록 게이팅의 혁신
자일링스는 고객이 보다 전력 효율적인 디자인을 할 수 있도록 BRAM 동적 전력을 절감하는 지능적 클록 게이팅 기술을 강화하였다. 고유의 알고리즘 세트를 통해 ISE는 RTL 레벨에서 적용되지 않았던 전력 최적화를 합성 후 다운 스트림으로 구현되도록 하여 전체 동적 전력소비를 30%까지 낮춤으로써, 전력 소실의 주요 요인인 불필요한 로직 동작을 자동으로 차단할 수 있다. ISE 디자인 수트 12.2에서 시작된 지능적 클록 게이팅 최적화(intelligent clock gating optimization) 역시 단순 모드나 듀얼 포트 모드에서 전용 RAM 블록의 전력을 낮춰줄 것이다. 이 블록은 어레이 인에이블, 쓰기 인에이블, 출력 레지스터 클록 인에이블 등 몇 가지 인에이블을 제공한다. 대부분의 절전은 어레이 인에이블의 사용에서 비롯될 것이다. ISE는 플레이스 앤 라우트 알고리즘에 정밀한 클록 게이팅 최적화를 제공하는 유일한 FPGA 툴 수트다.

임베디드 디자인을 위한 시뮬레이션 지원
ISE 시뮬레이터(ISim)는 자일링스 플랫폼 스튜디오(XPS) 및 프로젝트 네비게이터 툴을 통해 임베디드 디자인 플로우에 지금 바로 이용할 수 있으며, 임베디드 디자이너는 ISE 디자인 수트에 통합된 혼합 언어(VHDL과 베릴로그(Verilog)) 시뮬레이터를 활용할 수 있다. 이 새로운 버전의 ISim에는 디자인 메모리를 자동 탐지하고 나열하여 이를 보고 편집할 수 있는 기능 등 몇 가지 새로운 생산성 향상이 가능한 기능들이 포함되어 있다. 이 새로운 메모리 에디터는 디자이너로 하여금 디자인을 다시 컴파일 할 필요 없이 값이나 패턴을 신호에 설정하는 그래픽 방식을 이용해 가정의 시나리오를 탐색할 수 있도록 해준다. 또한 ISE 12는 디자이너가 파형 뷰어에서 HDL 소스를 검색할 수 있도록 한다.

디자인 착수
ISE 디자인 수트 12는 5월 3일에 출시된 12.1버전과 함께 이미 시판 중인 버텍스-6 FPGA 디자인의 지능적 클록 게이팅으로 새롭게 출시되었다. 버텍스-6 FPGA 디자인의 부분 재구성은 12.2 출시와 함께, AXI4 IP 지원은 12.3 출시와 함께 단계적으로 소개되고 있다. ISE 12 수트는 알덱(Aldec), 카덴스 디자인 시스템즈(Cadence Design Systems), 멘토 그래픽스(Mentor Graphics), 시놉시스(Synopsys)의 최신 시뮬레이션 합성 소프트웨어에서 작동한다.

또한 ISE 12 소프트웨어는 이전 버전과 비교했을 때 대용량 디자인에서 평균적으로 2배 빠른 로직 합성과 1.3배 빠른 구현 실행 시간을 특징으로 하며, 향상된 임베디드 디자인 기법을 선보이고 있다.

가격 및 공급시기
ISE 디자인 수트 12.2는 모든 ISE 에디션에서 바로 이용이 가능하며, 가격은 로직 에디션용으로 $2,995부터 시작된다. 4세대 부분 재구성은 옵션으로 구입가능하며, 2일간의 현장 교육과정이 포함되어 있다. 고객은 자일링스의 웹사이트에서 무료로 전 기능 30일 평가버전을 다운로드 할 수 있다.