자일링스(www.xilinx.com)는 업계 최초로 저지구 궤도 위성부터 행성간 임무 지원 시스템까지 다양한 애플리케이션들이 라디에이션 환경에서 견딜 수 있도록 해주는 고밀도, 강화된 라디에이션(Rad-Hard, Radiation Hardening) 재구성형 FPGA를 출시했다. 이 자일링스® 버텍스®-5QV FPGA는 높은 개발비용과 긴 리드타임, 전통적인 OTP(one-time programmable) 솔루션을 탑재하고 강화방어설비를 갖춘 라디에이션(Rad-Hard) ASIC 디바이스를 필요로 하는 복잡한 시스템을 위해 업계 최고의 밀도, 성능 및 통합성을 제공한다. 강화된 라디에이션(Rad-Hard)의 재구성형이라는 이 독특한 조합은 최소한의 비용으로 마지막 디자인 변경은 물론 출시 이후의 재 디자인까지도 가능하여 주요 프로그램에서의 위험을 크게 감소시킬 수 있다.

자일링스의 항공/국방 및 고성능 컴퓨팅 사업부의 수석 디렉터인 아밋 디르(Amit Dhir)씨는 “자일링스는 20 년 이상 라디에이션-톨러런트(Rad-tolerant) FPGA 플랫폼과 싱글 이벤트 이펙트(Single Event Effect) 완화 디자인 방식으로 우주산업 시스템을 지원했다”며 “버텍스-5QV FPGA를 통해 FPGA 역사상 지금껏 없었던 새로운 애플리케이션을 가능하게 함으로써, 이전 자일링스의 디바이스들보다 보다 높아진 성능과 밀도, 단순해진 완화 디자인 및 라디에이션 경도를 제공하는 최고의 디자인 기술로 새로운 강화된 라디에이션(Rad-Hard)을 활용한 플랫폼을 시장에 내놓을 예정이다”라고 말했다.

자일링스의 이 최신 FPGA는 맞춤형 칩 개발의 높은 비용과 위험, 높은 성능과 통합성에 대한 엄격한 요구 사항 등과 같이 시스템 개발자가 직면하는 프로그래머블 필수성(Programmable Imperative)을 처리할 때 사용하는 많은 방법 중 하나이다. 버텍스-5QV 디바이스는 FPGA, IP, ISE® 디자인 수트 개발 툴, 키트가 결합되어 자일링스의 타깃 디자인 플랫폼 구성을 지원함으로써, 개발자들이 높은 비용의 ASIC 개발 대신 자신들만의 특화된 성능과 통합 요건을 갖춘 프로그래머블 솔루션을 시장에 내놓을 수 있도록 하고 있다. 세계에서 가장 큰 강화된 라디에이션(Rad-Hard) 재구성 프로그래머블 로직 디바이스인 버텍스-5QV FPGA는 비디오 디스플레이, 통신, 레이더, 암호화, 패킷 프로세싱 및 컨트롤과 같은 애플리케이션의 성능과 능력의 경계를 확장할 수 있는 차세대 우주산업 시스템을 지원하는데 적합하다.

뉴 멕시코 주에 위치한 키트랜드 공군, 미 공군 연구소(AFRL) 우주선 임원회의 우주기술 담당 부국장인 데이비드 A. 하디(David A. Hardy) 박사는 “자일링스의 강화된 라디에이션 버텍스-5 FPGA는 우주산업 전자공학의 성능과 가격유연성에 있어서 가장 큰 발전이다. 공군 위성 개발자들은 앞으로 그 어느 때보다 적은 전력소모로 보다 많은 온-보드 프로세싱을 할 수 있을 것이다. 또한 버텍스-5QV FPGA의 유연성으로 위성 개발 시간을 단축시켜 보다 많은 예산을 절감시켜줄 것이다.”라고 말했다.

자일링스의 상용 버텍스-5 FPGA의 강화된 라디에이션 버전은 미 공군 연구소 (AFRL) 우주선 임원회의 후원을 받아 개발된 것이다.

SEAKR 엔지니어링사의 사업개발부 디렉터인 데이브 정킨드(Dave Jungkind)씨에 따르면, “SEAKR는 자일링스의 디바이스에 기초한 몇 가지 프로그램들을 가지고 있긴 하지만, 새로운 버텍스 강화된 라디에이션(Rad-Hard) FPGA가 크기, 무게, 전력, 성능 면에서 계단함수를 개선하였다. SEAKR은 우주항공 시장의 판도를 바꾸는 능력이 생기도록 막대한 투자를 하고 있다.”라고 말했다.

우주산업의 까다로운 요건에 적합한 고성능 FPGA
버텍스-5QV디바이스의 강화된 라디에이션(Rad-Hard) 기능들은 자일링스의 XRTC (Xilinx Radiation Test Consortium)에 의한 최고 수준의 인-빔 테스팅(in-beam testing)을 통해 그 기능을 검증 받고 있으며, 우주 라디에이션 환경에서 수백만 년의 디바이스와 맞먹는 수준의 기능들이다. 이것은 버텍스-5QV FPGA가 탁월한 SEU(Single-Event-Upset) 방지 능력과 SEL(Single-Event Latchup)에 대한 절대적 면역, TID(Total Ionizing Dose)에 대한 높은 톨러런스를 갖추고 있음은 물론, SET(Single-Event Transients)의 데이터 경로 보호 기능까지 제공하고 있다는 뜻이다. 예를 들어, 버텍스-5QV FPGA 구성 메모리는 상용 디바이스의 표준 셀 래치의 SEU 경도보다 약 1,000 배 가까운 경도를 제공하지만, 구성 컨트롤 로직과 JTAG 컨트롤러는 임베디드 트리플 모듈 리던던시로 강화된 것이다.

이 새로운 디바이스는 검증된 업계 선두적인 버텍스-5 제품군의 2세대 ASMBL™ 컬럼 기반 아키텍처 위에 구축되며, 자일링스의 ISE® 디자인 수트의 지원을 받는다. 버텍스-5QV 디바이스는 유연한 36Kbit/18Kbit 블록 RAM/FIFO, 2세대 25x18 DSP 슬라이스, 강화 시리얼 커넥티비티를 위해 전력 최적화된 고속 시리얼 트랜시버 블록, PCI Express™ 규격의 통합 엔드포인트 블록 등과 같이 동일한 하드-IP 시스템 레벨 블록 대부분을 통합하고 있다. 버텍스-5QV 디바이스는 130,000 로직 셀, 고정소수점 연산 및 부동소수점 연산을 지원하는 320 DSP 슬라이스, 30 개 이상의 서로 다른 애플리케이션 표준에 대한 836개 프로그래머블 사용자 I/O를 제공하고 있으며, 다양한 시스템 부품들과의 인터페이스가 간편하다. 버텍스-5QV 제품군은 또한 칩-투-칩, 보드-투-보드, 박스-투-박스 통신을 위한 3Gbps 멀티 기가비트 시리얼 트랜시버 18 개 채널로 업계 최초로 우주산업을 위한 통합 고속 커넥티비티 솔루션을 제공하고 있다.

공급시기
버텍스-5QV 디바이스는 2011년 상반기에 양산을 목표로 이번 분기 내에 샘플링을 할 예정이다.