자일링스 코리아는 4년간의 개발기간과 1년간의 베타 테스트 기간을 거쳐 자사 FPGA의 차세대 디자인 소프트웨어 “비바도 디자인 수트(Vivado Design Suite)”를 발표했다. 비바도는 기존 FPGA 뿐만 아니라, 3D 스택 실리콘 인터커넥트(SSI) 기술과 ARM 프로세싱 시스템, 아날로그 혼합신호(AMS) 등의 반도체 IP를 통합한 차세대 FPGA의 통합 및 구현을 신속하게 실현할 수 있다.
자일링스 코리아 안흥식 지사장은 “다음 10년은 ‘All-Programabe’의 시대다. 비바도 툴은 프로그래머블 로직을 넘어 프로그래머블 시스템 통합까지의 능력을 필요로 하는 고객을 위해 개발됐다. 지난 12개월 동안 최대 처리용량과 대역폭을 위해 스택 실리콘 인터커넥트 기반 버텍스-7 FPGA 디바이스를 사용하는 고객사를 포함해 100여개 고객사와 얼라이언스 프로그램 회원사에서 베타 테스트를 거쳤다”고 말했다.
비바도 통합개발환경(IDE)에는 통합의 병목현상을 처리하기 위해 C 기반 알고리즘 IP를 신속하게 합성 및 검증할 수 있는 ESL(Electronic System Level) 디자인 툴, 재사용을 위한 알고리즘 IP와 RTL IP 모두의 표준 기반 패키징, 표준 기반 IP 스티칭, 모든 종류의 시스템 빌딩 블록의 시스템 통합, 3배 더 빠른 시뮬레이션을 통한 블록 및 시스템의 검증 등이 포함돼 있다.
비바도는 구현에서의 병목 현상을 해결하기 위해 계층적 칩 플래너 및 파티셔너, System Verilog를 위한 지원을 제공하는 3~15배 빠른 로직 합성 툴, 분석을 이용해 타이밍과 와이어 길이 및 경로 혼잡 등 다수의 가변 ‘비용’ 함수를 최소화하기 위해 4배 더 빠르고 결정론적인 P&R 엔진을 포함한다. 또한 증분 흐름을 통해 성능을 유지시키면서 변경이 필요한 디자인의 작은 부분만을 재실행함으로써 ECO(Engineering Change Order)로 인한 변경을 신속하게 처리할 수 있다.
안 지사장은 “비바도는 기존 디자인 수트 최신 버전인 ISE 14에 비해 최대 4배의 생산성 향상이 가능하며, 1억 게이트까지 디자인 규모를 확장할 수 있다”고 말했다.
비바도는 특히 자신의 시스템 설계에 ASIC을 활용해 온 사용자들도 쉽게 사용할 수 있도록 기존의 Velilog 및 VHDL 뿐 아니라 C/C++/System
C를 이용한 개발이 가능하다. 따라서 Velilog나 VHDL을 접해보지 않은 C 언어만 사용해 온 사용자들도 RTL 합성까지 최적화 것을 제작 및 검증할 수 있다.
얼리 액세스 참여자는 5월 8일부터 얼리 액세스 프로그램에 가입한 후 문서를 다운받고 비바도 디자인 수트와 7 시리즈 FPGA 및 Zynq-7000 EPP 디자인에 대해 학습할 수 있다. 7 시리즈에 대한 공개 액세스는 올 초여름에 공개될 예정이며 Zynq-7000 EPP도 곧 공개 예정이다.
부분 재설정(Partial Reconfigu
ration)은 올해 말 베타 버전에서 이용할 수 있다. 비바도 디자인 수트는 compxlib라고 불리는 TCL 명령을 제공해 멘토, 시놉시스, 케이던스, 알데로부터 자일링스 시뮬레이션 라이브러리를 컴파일할 수 있다. 비바도 시뮬레이터는 System Verilog나 하드웨어 동시 시뮬레이션을 향후 업데이트를 통해 지원할 계획이다.