확률연산 컴퓨팅은 소자나 회로에서 발생하는 무작위성을 억제해야 할 잡음으로만 보지 않고, 복잡한 문제의 해를 탐색하는 연산 자원으로 활용하는 방식이다. 기본 단위인 확률 비트(p-bit, probabilistic bit)는 0과 1 사이를 확률적으로 전환하며, 입력에 따라 각 상태의 출현 확률이 조절된다. 여러 p-bit을 연결하면 문제의 해에 대응하는 낮은 에너지 상태가 더 자주 나타나도록 시스템을 구성할 수 있다. 본고에서는 p-bit, 에너지 지형, 역연산 논리와 SAT의 기본 개념을 설명하고, 디지털 CMOS와 확률 소자를 이용한 p-bit 구현 방식, 연결 가중치와 주변 회로, 하이브리드 p-computer의 구성을 살펴본다. 이어서 네트워크의 상태 갱신 방식과 시스템 설계 시 확인해야 할 시간·상관관계·수치 정밀도, 단계별 검증 및 성능 평가 항목을 정리하고, 조합 최적화·확률적 기계학습·양자계 모사로 이어지는 응용 분야와 확장 과제를 개괄한다.
글 / 고려대학교 주병권 교수님 연구실
주병권 (고려대학교 전기전자공학부 교수)
최승혜, 이도현 (고려대학교 전기전자공학부 · 한국과학기술연구원 반도체기술연구단 석사과정)
목차
1. 서론: 왜 새로운 계산 방식이 필요한가
1-1. 미세화의 둔화와 새로운 계산 방식
1-2. 계산이 어려운 문제들
2. 차세대 컴퓨팅의 주요 접근 방식
2-1. 뉴로모픽 컴퓨팅
2-2. 양자 컴퓨팅
2-3. 확률연산 컴퓨팅
2-4. 세 방식의 비교
3. 무작위성을 계산 자원으로 쓴다는 것
3-1. 알고리즘 속의 무작위성
3-2. 소자에서 얻는 무작위성
3-3. 이징 머신과 에너지 기반 탐색
4. 확률연산 컴퓨팅의 동작 원리
4-1. 확률 비트
4-2. p-bit 네트워크와 에너지 지형
4-3. 역연산 논리와 SAT 문제
5. p-bit 하드웨어 구현 방식
5-1. p-bit을 만드는 방법
5-2. 연결 가중치와 주변 회로
5-3. 하이브리드 p-computer
6. 응용과 남은 과제
6-1. 응용 가능 분야
6-2. 확장을 위한 과제
7. 결론
8. 참고문헌
1. 서론: 왜 새로운 계산 방식이 필요한가
1-1. 미세화의 둔화와 새로운 계산 방식
컴퓨터 성능은 오랫동안 트랜지스터의 크기를 줄이고 집적도를 높이는 방식으로 향상되어 왔다. 반도체 공정의 미세화는 같은 면적에 더 많은 소자를 집적하고 연산 성능과 에너지 효율을 개선하는 기반이 되었다.
그러나 무어의 법칙에 따른 트랜지스터 스케일링은 이전보다 느린 속도로 진행되고 있으며, 지속적인 소자 스케일링과 에너지 효율 개선도 점차 어려워지고 있다. 이에 기존 CMOS 기술에 새로운 소자 및 컴퓨팅 패러다임을 결합한 도메인 특화 컴퓨팅이 새로운 대안으로 연구되고 있다[1].
1-2. 계산이 어려운 문제들
기존 디지털 컴퓨터는 명확하게 정의된 연산을 결정론적으로 수행하는 데 높은 성능을 보인다. 그러나 순회 외판원 문제(Traveling Salesman Problem, TSP), 그래프 색칠, Max-Cut과 같은 조합 문제에서는 문제 규모가 증가함에 따라 탐색해야 하는 후보의 수가 급격히 증가할 수 있다. 이러한 문제에서 가능한 후보를 하나씩 모두 확인하여 최적해를 찾는 경우, 문제 규모가 커질수록 필요한 계산량도 빠르게 증가한다. 예를 들어 Max-Cut 문제에서 모든 정점 분할을 탐색하는 경우 가능한 분할의 수가 정점 수에 따라 지수적으로 증가하므로, 문제 규모가 커질수록 모든 후보를 직접 평가하는 것은 현실적으로 어려워진다[2].
이러한 계산 복잡도를 완화하기 위해 기존의 결정론적 연산 방식과는 다른 계산 구조와 방법이 연구되고 있다. 그중 하나는 해결하고자 하는 문제를 에너지 함수로 표현하고, 시스템이 낮은 에너지 상태를 탐색하도록 구성하는 방식이다[2]. 확률연산 컴퓨팅은 확률적으로 변화하는 상태를 이용해 이러한 탐색을 수행하는 계산 방식 중 하나이다.
2. 차세대 컴퓨팅의 주요 접근 방식
기존 컴퓨팅 구조의 한계를 보완하기 위해 다양한 차세대 컴퓨팅 기술이 연구되고 있으며, 대표적으로 뉴로모픽 컴퓨팅, 양자 컴퓨팅, 확률연산 컴퓨팅을 들 수 있다. 이 기술들은 정보를 표현하는 방식과 연산 원리, 그리고 계산에 활용하는 물리적 특성에서 서로 다른 접근 방식을 취한다.
2-1. 뉴로모픽 컴퓨팅
뉴로모픽 컴퓨팅(neuromorphic computing)은 생물학적 신경계의 정보처리 방식을 모사하여 연산 시스템을 구현하는 연구 분야이다. 초기에는 아날로그 VLSI 회로를 이용해 신경계의 동작 원리를 하드웨어로 구현하는 방식이 제안되었다[3]. 이후 다양한 소자와 회로 구조가 개발되었으며, 다수의 연산 요소가 분산된 구조에서 병렬로 정보를 처리하는 신경계의 특징을 하드웨어에 적용하는 방향으로 연구가 이어지고 있다.
2-2. 양자 컴퓨팅
양자 컴퓨팅은 0과 1의 중첩 상태를 표현할 수 있는 양자 비트(q-bit, quantum bit)를 정보 단위로 사용한다[4]. 2019년에는 53개의 초전도 큐비트로 무작위 양자회로의 출력 분포를 표본화하고, 당시의 고성능 고전 컴퓨터보다 해당 과제를 빠르게 수행한 실험이 보고되었다[5]. 조합 최적화 분야에서는 문제를 이징 에너지 함수로 표현하고 낮은 에너지 상태를 찾는 양자 어닐링도 연구되고 있다[2].
양자 시스템은 구현 방식에 따라 요구되는 동작 환경과 제어 조건이 다르다. 예를 들어 초전도 큐비트는 극저온 환경이 필요하고, 이온트랩 방식은 고진공 환경에서 동작한다. 또한 양자 상태는 외부 잡음과 환경의 영향을 받기 쉬우므로, 오류 억제 및 정정과 대규모 시스템으로의 확장은 양자 컴퓨팅 구현에서 해결해야 할 주요 과제로 남아 있다[4].
2-3. 확률연산 컴퓨팅
확률연산 컴퓨팅은 시간에 따라 0과 1 사이를 확률적으로 전환하는 확률 비트(probabilistic bit, p-bit)를 정보 단위로 사용한다. 각 p-bit은 입력에 따라 0과 1이 나타나는 확률이 달라지며, 여러 p-bit을 상호 연결하면 각 변수의 상태가 서로 영향을 주면서 전체 상태 공간을 확률적으로 탐색할 수 있다.
p-bit을 이용한 확률 컴퓨팅은 초기에는 역연산 논리(invertible logic)를 구현하는 방식으로 제안되었으며, 이후 정수 인수분해와 SAT를 비롯한 조합 문제의 탐색 및 최적화로 적용 범위가 확장되었다. 2017년에는 p-bit 네트워크를 이용한 역연산 논리 모델이 제안되었으며[6], 2019년에는 확률적으로 전환하는 자기터널접합(stochastic magnetic tunnel junction, sMTJ)을 이용한 8 p-bit 하드웨어에서 정수 945의 인수분해가 시연되었다[7]. 이후 2022년에는 FPGA 기반 희소 이징 머신을 이용해 최대 32-bit 반소수의 인수분해가 보고되었다[8].
2-4. 세 방식의 비교
각 컴퓨팅 방식의 차이는 정보를 표현하고 처리하는 방식에서 확인할 수 있다(그림 1).
그림 1. 디지털 비트, p-bit, q-bit의 상태 표현 비교 [1]
일반적인 디지털 비트는 0 또는 1의 두 논리 상태 중 하나를 나타내며, 주어진 입력과 회로 조건에 따라 상태가 결정적으로 정해진다. 반면 p-bit은 시간에 따라 두 상태 사이를 확률적으로 전환하며, 인가되는 입력에 따라 각 상태가 나타나는 확률이 달라진다[9]. q-bit는 이와 달리 측정 전에는 0과 1의 중첩 상태를 가질 수 있으며, 측정하면 그 양자 상태에 따른 확률로 0 또는 1의 결과가 얻어진다.
따라서 디지털 비트, p-bit, q-bit는 모두 두 상태를 기반으로 정보를 표현하지만, 상태가 결정되고 변화하는 원리는 서로 다르다. 디지털 비트가 결정적인 논리 상태를 이용한다면, p-bit은 시간에 따른 확률적 상태 전환과 입력에 따른 출력 확률의 변화를 계산에 활용하고, 큐비트는 중첩과 같은 양자역학적 특성을 연산에 이용한다.
3. 무작위성을 계산 자원으로 쓴다는 것
3-1. 알고리즘 속의 무작위성
무작위성을 활용하는 대표적인 최적화 기법으로 모사 담금질(simulated annealing)이 있다. 모사 담금질은 고체의 냉각 과정을 모사한 확률적 최적화 방법으로, 초기에는 높은 유효 온도에서 다양한 상태로의 전이를 허용하고 이후 온도를 점차 낮추면서 낮은 에너지 상태를 탐색한다[10]. 이 과정에서는 현재 상태보다 에너지가 높은 상태로의 전이도 일정한 확률로 허용되므로, 탐색 과정이 특정 국소 최솟값에 머무르는 것을 줄일 수 있다[10].
확률연산 컴퓨팅에서도 이러한 확률적 상태 전이를 이용해 상태 공간을 탐색한다. 기존 디지털 하드웨어에서 이를 구현하려면 난수 생성과 확률 계산, 반복적인 상태 갱신을 별도의 연산으로 수행해야 한다. 반면 확률적으로 상태가 전환되는 소자를 이용하면 이러한 동작의 일부를 소자 자체의 물리적 특성으로 구현할 수 있다.
3-2. 소자에서 얻는 무작위성
전자 및 자성 소자에서는 열적 요동이나 전기적 잡음에 의해 상태가 시간에 따라 변동할 수 있다. 확률 컴퓨팅에서는 소자에서 발생하는 확률적 변동을 상태 전환에 활용할 수 있다. 이때 외부 입력을 이용해 0과 1이 나타나는 확률을 조절함으로써 계산에 필요한 확률적 동작을 구현한다[9].
p-bit을 구현하기 위한 소자로는 자기 터널 접합(magnetic tunnel junction, MTJ), 저항성 메모리, 상전이 소자, 비선형 오실레이터, 이차원 물질 기반 소자 등 다양한 후보가 연구되고 있다. 이러한 소자의 고유한 물리적 변동을 이용하면 별도의 난수 생성 회로에 대한 의존도를 줄일 수 있지만, 실제 시스템에 적용하기 위해서는 출력 확률의 제어성과 소자 간 특성 편차 등을 함께 고려해야 한다.
p-bit은 기존 CMOS 회로만으로도 구현할 수 있다. 예를 들어 선형 궤환 시프트 레지스터(linear feedback shift register, LFSR)와 비교 회로를 이용하면 의사난수를 생성하고, 입력값에 따라 0과 1의 출력 확률이 달라지도록 구성할 수 있다.
계산에 사용되는 p-bit은 순간적으로 0 또는 1의 두 상태 중 하나를 출력하면서 시간에 따라 확률적으로 상태를 전환해야 한다. 또한 외부 입력에 따라 두 상태가 나타나는 상대적 확률을 조절할 수 있어야 한다. 따라서 출력이 무작위로 변하는 것뿐 아니라, 그 확률 분포를 외부에서 제어할 수 있는 특성이 p-bit 구현의 중요한 조건이다.
3-3. 이징 머신과 에너지 기반 탐색
이징 머신과 p-bit 네트워크에서는 해결하고자 하는 문제를 에너지 함수로 표현하고, 낮은 에너지 상태를 탐색하는 방식으로 해를 구한다. 특히 대칭 결합을 갖는 p-bit 네트워크에서는 각 상태의 출현 확률이 에너지에 따른 볼츠만 분포로 기술될 수 있으며, 이에 따라 낮은 에너지 상태가 상대적으로 높은 확률로 나타난다[1].
이때 널리 사용되는 표현 방식이 스핀 간 상호작용을 나타내는 이징(Ising) 모형이다. 여러 조합 최적화 문제는 변수를 ±1의 스핀으로 치환하고, 목적함수와 제약조건을 결합 계수와 편향 항으로 변환하여 이징 에너지 함수로 표현할 수 있다[2, 11]. 양자 어닐러, 고전적 이징 머신, p-bit 네트워크는 이와 같은 에너지 표현을 활용하지만, 상태 전이를 구현하는 물리적 원리와 상태 갱신 방식은 서로 다르다[1, 2]. p-bit 기반 확률연산에서는 소자 또는 회로에서 발생하는 확률적 상태 변화를 이용해 에너지 공간을 탐색한다.
4. 확률연산 컴퓨팅의 동작 원리
4-1. 확률 비트
일반적인 디지털 시스템에서는 정보를 0 또는 1의 두 논리 상태로 표현하며, 주어진 입력과 회로 조건에 따라 상태가 결정적으로 정해진다. 반면 확률 비트는 동일한 입력 조건에서도 시간에 따라 두 상태 사이를 확률적으로 전환하며, 입력의 부호와 크기에 따라 각 상태가 나타나는 확률이 달라지는 이진 변수이다. p-bit 네트워크에서는 디지털 출력 0과 1을 각각 ?1과 +1의 양극성 상태로 대응시켜 표현할 수 있다. 이때 i번째 p-bit의 상태는 다음과 같이 나타낼 수 있다.
여기서 식 (1)의 mi ∈ {?1,+1}은 i번째 p-bit의 상태, r[-1,+1은 ?1과 +1 사이의 균일분포에서 뽑은 난수, Ii는 국소 입력, β는 출력 확률의 민감도를 정하는 역온도 계수이다. β가 클수록 입력의 부호에 해당하는 상태가 더 뚜렷하게 나타난다. 국소 입력 Ii는 식 (2)와 같이 네트워크 에너지 E의 음의 기울기로 정의되며, 편향 hi와 결합 계수 Jij에 문제의 목적함수·제약조건을 반영하면 각 p-bit이 에너지 함수에 따라 확률적으로 갱신된다[1].
이렇게 얻는 하드웨어 p-bit의 평균 출력은 입력에 대해 시그모이드 형태로 변한다. 이처럼 입력으로 출력 확률분포를 조절할 수 있다는 점이 출력이 고정된 일반 난수 발생기와 구분되는 핵심이며, 구체적인 회로 구현은 5장에서 다룬다.
4-2. p-bit 네트워크와 에너지 지형
하나의 p-bit은 외부 입력에 따라 0과 1의 출력 확률이 달라지는 확률적 이진 출력을 생성한다. 여러 p-bit을 상호 연결하면 i번째 p-bit의 입력은 편향 hi와 다른 p-bit의 상태 mj에 결합 가중치 Jij를 곱한 항의 합으로 정해진다. 각 p-bit의 출력 상태는 연결된 다른 p-bit의 입력에 다시 반영되며, 이러한 상태 갱신이 반복되면서 네트워크의 전체 상태가 시간에 따라 변화한다.
가중치 행렬 Jij와 편향 hi는 해결하고자 하는 문제의 목적함수와 제약조건을 네트워크의 에너지 함수에 반영한다. 원하는 해에 해당하는 상태가 낮은 에너지를 갖도록 Jij와 hi를 설정하면, 네트워크는 상태 공간을 확률적으로 탐색하면서 낮은 에너지 상태가 상대적으로 높은 확률로 나타나도록 동작한다. 또한 β를 점차 증가시키는 담금질 과정에서는 초기에는 다양한 상태를 탐색하고, 이후에는 낮은 에너지 상태의 출현 확률이 높아지도록 확률 분포가 점차 좁아진다. p-bit 네트워크의 계산 결과는 특정 시점의 단일 출력만으로 판단하기보다, 일정 시간 동안 관측된 네트워크 상태의 출현 빈도와 그에 따른 확률분포를 이용해 해석한다.
4-3. 역연산 논리와 SAT 문제
p-bit으로 구성된 논리회로는 일부 변수의 값을 고정한 상태에서 나머지 변수의 가능한 조합을 확률적으로 탐색하는 역연산(invertible logic)을 수행할 수 있다. 예를 들어 곱셈 회로의 출력에 특정 합성수를 고정하면, 해당 출력을 만족하는 입력 조합을 탐색함으로써 그 수의 인수 후보를 얻을 수 있다(그림 2) [6, 12]. 그림 2는 4-bit 곱셈 회로를 역방향으로 동작시켜 인수분해에 이용하는 예로, 출력을 특정 합성수로 고정하면 입력 단자에서 그 곱을 만족하는 인수 조합이 확률적으로 나타난다[6].
그림 2. 역연산 곱셈 회로의 구성과 정수 인수분해 결과 [6]
이러한 확률적 탐색 방식은 부울 만족 가능성 문제(Boolean Satisfiability Problem, SAT)에도 적용할 수 있다. SAT는 주어진 부울 논리식을 참으로 만드는 변수 할당을 찾는 문제이며, 3-SAT는 논리식이 세 개의 리터럴로 이루어진 절들의 논리곱 형태로 표현되는 SAT 문제이다[8]. 변수가 N개인 경우 가능한 변수 할당은 총 2N개이다. p-bit 기반 SAT 구현에서는 부울 변수와 논리 제약조건을 p-bit 네트워크의 상태와 에너지 함수에 대응시키고, 모든 절을 만족하는 변수 조합이 낮은 에너지를 갖도록 네트워크의 결합 관계를 구성한다[1]. 네트워크가 상태 공간을 확률적으로 탐색하는 과정에서 이러한 낮은 에너지 상태가 나타나면 이를 SAT 문제의 해로 판단할 수 있다.
5. p-bit 하드웨어 구현 방식
p-bit은 입력에 따라 0과 1의 출력 확률이 조절되는 확률적 이진 연산 단위이다. 이러한 p-bit의 기능은 디지털 회로, 아날로그·혼합신호 회로, 확률 소자 기반 회로 등 다양한 방식으로 구현할 수 있다. 실제 p-bit 시스템은 확률적 상태를 생성하는 소자 또는 회로뿐 아니라, p-bit 간 상호작용을 계산하는 연산 회로, 가중치 저장을 위한 메모리, 상태 판독 및 입력 갱신을 위한 제어 회로로 구성된다[1, 9].
5-1. p-bit을 만드는 방법
그림 3은 p-bit의 디지털(CMOS) 구현과 SOT/STT sMTJ 기반 혼합신호 구현, 그리고 고전 컴퓨팅부와 확률 컴퓨팅부를 결합한 하이브리드 구조를 보여준다[1].디지털 p-bit은 의사난수 생성기, 입력에 따른 활성화 함수, 비교 회로 등을 이용해 구현할 수 있다. 생성된 난수와 입력에 따라 결정되는 임계값을 비교하여 0 또는 1을 출력하며, 입력의 부호와 크기에 따라 두 상태가 나타나는 확률이 달라지도록 구성한다. FPGA나 ASIC을 이용한 디지털 구현은 수치 정밀도와 상태 갱신 방식을 회로 수준에서 조정하기 용이하여 알고리즘 검증과 시스템 프로토타이핑에 활용할 수 있다[1]. 다만 p-bit 수가 증가하면 난수 생성과 확률 계산에 필요한 논리 자원 및 전력 소모도 함께 증가할 수 있다.
그림 3. 디지털 및 혼합신호 p-bit 구현과 하이브리드 확률 컴퓨터의 구성 [1]
확률 소자 기반 구현에서는 열적 요동, 확률적 저항 전환, 발진 특성의 변동과 같은 물리 현상을 상태 전환의 확률원으로 활용한다. sMTJ를 비롯해 저항성 메모리, 상전이 소자, 비선형 오실레이터 등 다양한 소자 구조가 p-bit 구현을 위해 연구되고 있으며, 소자의 확률적 출력은 트랜지스터나 비교기 등의 인터페이스 회로를 통해 시스템에서 사용할 수 있는 신호로 변환된다. 이러한 방식은 확률적 상태 생성의 일부를 소자의 물리적 특성으로 구현할 수 있다는 장점이 있지만, 실제 시스템에 적용하기 위해서는 입력에 따른 출력 확률의 조절 범위, 상태 전환 속도, 소자 간 특성 편차와 온도 의존성 등을 함께 고려해야 한다.
그림 3의 하단과 같이 실제 p-computer는 확률 연산부만으로 구성되기보다 범용 컴퓨터와 결합한 하이브리드 구조로 구현할 수 있다. 범용 컴퓨터는 문제 설정과 가중치 전달, 결과 처리를 담당하고, 확률 컴퓨터는 반복적인 상태 생성과 샘플링을 수행한다[1]. 이러한 하이브리드 구성은 5-3절에서 구체적인 구현 사례와 함께 설명한다.
5-2. 연결 가중치와 주변 회로
여러 p-bit으로 네트워크를 구성하려면 각 p-bit의 현재 상태와 결합 가중치를 이용해 다음 상태 갱신에 필요한 국소 입력을 계산해야 한다. 이러한 가중치 연산부를 시냅스(synapse)라고 하며, 디지털 가산기와 메모리, 아날로그·혼합신호 회로, 저항성 또는 용량성 크로스바 등 다양한 방식으로 구현할 수 있다[1]. 디지털 방식에서는 각 p-bit의 상태와 저장된 가중치를 이용해 가중합을 계산하며, 아날로그 방식에서는 전류나 전압의 합산 특성을 이용해 여러 입력을 병렬로 처리할 수 있다. 다만 아날로그 구현에서는 가중치 정밀도와 소자 편차, 신호 변환 및 보정에 필요한 회로를 함께 고려해야 한다.
p-bit 시스템의 성능은 확률적 상태를 생성하는 부분뿐 아니라 상태 판독, 가중치 저장과 연산, 입력 갱신 및 데이터 전송에 필요한 주변 회로의 영향을 함께 받는다. 따라서 p-bit 네트워크를 설계할 때는 확률원 자체의 특성뿐 아니라 가중치 연산과 데이터 이동에 필요한 면적, 에너지 및 처리 속도까지 시스템 수준에서 함께 평가해야 한다.
5-3. 하이브리드 p-bit 시스템
p-bit 기반 시스템은 확률적 상태 생성과 가중치 연산을 서로 다른 하드웨어에서 수행하도록 구성할 수 있다. 예를 들어 확률 소자에서 생성되는 물리적 무작위성을 이용하면서, 상태 갱신과 p-bit 간 가중치 연산은 FPGA와 같은 디지털 회로에서 수행하는 방식이다. 이러한 구성은 확률 소자의 무작위성과 디지털 회로의 연산 및 연결 유연성을 함께 활용할 수 있다.
그림 4는 sMTJ 기반 회로와 FPGA를 결합한 하이브리드 구현 사례를 보여준다. sMTJ의 열적 요동에 의해 생성된 확률적 신호는 비동기 클록으로 사용되며, FPGA 내부에는 디지털 p-bit과 가중치 연산을 위한 MAC 회로가 구현되어 있다. 따라서 확률적 시간 특성은 sMTJ 기반 회로에서 제공하고, p-bit의 상태 갱신과 네트워크 연산은 FPGA에서 수행한다. 그림 4(g)는 각 p-bit의 시간에 따른 출력 변화를, 그림 4(h)는 입력에 따른 평균 출력의 시그모이드 특성을 보여준다[13].
그림 4. sMTJ 기반 확률 회로와 FPGA 디지털 p-bit을 결합한 하이브리드 구현 사례 [13]
6. 응용과 남은 과제
6-1. 응용 가능 분야
p-bit 기반 확률연산 컴퓨팅은 조합 문제의 해 탐색, 확률적 기계학습, 양자계 모사 등 다양한 분야에 적용되고 있다(그림 5)[1]. 조합 문제에서는 Max-Cut, SAT, 인수분해, 배낭 문제 등을 QUBO(Quadratic Unconstrained Binary Optimization) 또는 이징 형태로 표현하고, 네트워크가 낮은 에너지 상태를 탐색하도록 구성할 수 있다. 실제 문제에 적용할 때는 문제의 변수와 제약조건을 p-bit 네트워크의 연결 구조와 가중치로 변환하는 과정이 필요하다.
그림 5. p-bit 기반 확률연산 컴퓨팅의 주요 응용 분야 [1]
확률적 기계학습에서는 볼츠만 머신과 같은 에너지 기반 모델의 학습과 추론, 베이즈 네트워크의 확률적 추론 등에 p-bit을 활용할 수 있다[1]. 이 경우에는 하나의 최적해를 찾는 것보다 원하는 확률분포를 적절하게 표현하고 그 분포에서 상태를 반복적으로 표본화하는 능력이 중요하다. 또한 p-bit 네트워크를 이용하여 양자 몬테카를로 계산의 표본 생성과 같은 양자계 모사를 수행하는 연구도 보고되고 있다[1].
6-2. 확장을 위한 과제
p-bit 네트워크를 대규모로 확장할 때는 문제를 하드웨어의 연결 구조에 효율적으로 매핑하는 것이 중요하다. 조밀한 이징 모델에서는 하나의 p-bit이 많은 p-bit과 연결되어야 하므로, 가중치 저장과 연산에 필요한 메모리 및 회로 자원이 증가한다. 이를 완화하기 위해 보조 p-bit을 이용해 연결 구조를 희소화하거나, 그래프 색칠을 적용해 서로 직접 연결되지 않은 p-bit을 병렬로 갱신하는 방법이 사용될 수 있다[1, 8]. 따라서 문제의 논리적 연결 관계뿐 아니라 이를 실제 하드웨어에서 구현하는 데 필요한 자원과 연결 구조도 함께 고려해야 한다.
소자와 회로의 특성 편차도 네트워크 규모가 커질수록 중요해진다. p-bit마다 입력?출력 확률 특성이나 상태 전환 속도가 다르면 의도한 가중치와 편향이 실제 네트워크에서 다르게 나타날 수 있으며, 여러 p-bit에 공통으로 작용하는 잡음은 상태 변화 사이에 불필요한 상관을 만들 수 있다. 이러한 영향을 줄이기 위해 소자 특성의 균일성을 확보하거나 회로 수준에서 보정하는 방법을 적용할 수 있지만, 추가적인 회로와 제어 자원이 필요하므로 시스템 전체의 비용을 함께 고려해야 한다.
서로 다른 p-bit 구현을 비교하기 위한 평가 기준도 필요하다. 확률 소자의 동작 특성만 비교해서는 실제 계산 시스템의 효율을 충분히 판단하기 어렵기 때문에, 가중치 저장과 연산, 데이터 이동, 상태 판독 및 입력 갱신 등 주변 회로에서 발생하는 비용도 함께 평가할 필요가 있다. 또한 표본화, 최적화, 학습과 같이 계산 목적이 다른 경우에는 상태 분포의 정확도, 해 탐색 성능 등 목적에 맞는 평가 지표를 적용해야 한다.
7. 결론
확률연산 컴퓨팅은 0과 1 사이를 확률적으로 전환하는 p-bit을 이용해 상태 공간을 탐색하고, 문제에 따라 원하는 상태가 높은 확률로 나타나도록 네트워크를 구성하는 계산 방식이다. 디지털 비트나 큐비트와 마찬가지로 이진 상태를 기반으로 하지만, 입력에 따라 조절되는 고전적 확률성을 계산에 활용한다는 점에서 구별된다.
p-bit의 동작은 디지털 CMOS 회로, 혼합신호 회로, sMTJ와 같은 확률 소자 기반 회로 등 다양한 방식으로 구현할 수 있다. 그러나 실제 p-computer의 성능은 p-bit의 확률적 상태 생성 특성만으로 결정되지 않으며, 가중치 저장과 연산, 상태 판독과 입력 갱신, 네트워크의 상태 갱신 방식이 함께 영향을 준다. 따라서 p-bit 시스템을 설계할 때는 소자와 회로의 특성뿐 아니라 연산 구조, 시간척도, 수치 정밀도와 상관관계를 시스템 수준에서 함께 고려해야 한다.
향후 p-bit 기반 시스템을 확장하기 위해서는 대규모 네트워크의 연결 구조를 효율적으로 구현하는 방법, 소자 및 회로의 특성 편차를 관리하는 방법, 그리고 시스템 전체의 연산 비용과 성능을 함께 비교할 수 있는 평가 기준이 필요하다. 이러한 기술적 과제가 해결되면 p-bit 기반 확률연산 하드웨어는 조합 최적화, 확률분포 표본화, 확률적 기계학습 및 양자계 모사와 같은 응용에서 활용될 수 있다.
8. 참고문헌
[1] S. Chowdhury et al., "A Full-Stack View of Probabilistic Computing With p-Bits: Devices, Architectures, and Algorithms," IEEE Journal on Exploratory Solid-State Computational Devices and Circuits, vol. 9, pp. 1?11, 2023.
[2] N. Mohseni, P. L. McMahon, and T. Byrnes, "Ising machines as hardware solvers of combinatorial optimization problems," Nature Reviews Physics, vol. 4, no. 6, pp. 363?379, 2022.
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