알테라 코포레이션은 자사의 40Gbps 이더넷(40GbE) 및 100Gbps 이더넷(100GbE) IP 코어를 양산 공급한다고 발표했다. 이들 코어들은 칩-투-옵티컬 모듈, 칩-투-칩, 백플레인 애플리케이션 등을 포함해 매우 높은 처리 성능 표준의 이더넷 연결을 요구하는 시스템을 구축하는 데 효과적이다.
MAC(media access control)와 PCS+PMA(physical coding sublayer plus physical media attachment) IP 코어는 IEEE 802.3ba™-2010  표준을 준수하며, 고객들이 40GbE 및 100GbE 연결 기능을 알테라의 28nm Stratix® V FPGA와 40nm Stratix IV FPGA에 통합할 수 있도록 함으로써 설계 복잡성을 낮춘다.
기업 및 제품 마케팅 담당 부사장인 빈스 후(Vince Hu)는 “보다 많은 시스템들이 이더넷을 고속에서 LNA 부가장치뿐만 아니라 시스템 내부 인터커넥트를 위해 사용함에 따라, 40GbE/100GbE MAC, PCS+PMA 레이어 등을 포함하는 서브시스템 IP가 시스템 설계 팀의 툴킷에서 필수적인 구성요소가 되고 있다.”면서  “알테라 개발 키트와 알테라의 Quartus® II 소프트웨어 v12.0과의 통합을 위해 최적화된 이들 코어들은 Stratix IV 및 Stratix V FPGA에서 고성능 저비용 서브시스템 IP를 생성한다.”고 말했다.
이러한 개발 활동을 통해 알테라는 40GbE/100GbE에 대한 시스템-레벨의 성능 보장을 지원하고 FPGA 설계자를 위한 설계 추상화 수준을 상향시키면서 설계 팀의 생산성을 증대시키고 있다.
40GbE/100GbE MAC 및 PHY IP 코어는 이전 세대의 이더넷 시스템들과 논리적으로 호환될 수 있는 단일 패킷-기반 채널로 구성된 인터페이스를 제공한다. 코어들은 각각 최대 28.05Gbps 및 14.1Gbps의 데이터 전송속도에서 동작하는 트랜시버를 제공하는 알테라의 Stratix V GT 및 GX FPGA와 최대 11.3GbS의 데이터 전송속도에서 동작하는 트랜시버를 제공하는 Stratix IV GT FPGA에서 지원된다. Stratix FPGA는 고집적 고성능의 풍부한 기능 세트를 통합하여 고객들이 보다 많은 기능들을 통합하고 시스템 대역폭을 최대화할 수 있도록 지원한다.