디자인 및 제조 과정의 동시 최적화를 통한 IC 개발 속도 개선


노드 이전 전까지는 DFM의 필요성에 대한 논란이 계속되었으나, 40nm 노드가 도입되면서 상황이 급변했다. 이제는 40nm 미만의 디자인이 채용되면서, 제조 클로저(기존의 성능 파라미터와 함께 모든 제조 요구 사항을 충족하도록 제조를 마무리하는 작업) 과정에서 병목 현상이 많이 발생하고 있다. 기존에 물리적 IC 디자인을 완료하고 제조 사인오프를 위해 준비하는 데 사용했던 툴과 방법은 더 이상 사용할 수 없으며, 새로운 방식이 요구되고 있다. 기존에 널리 사용되었던 디자인 후 수정의 2단계 프로세스 대신 통합형 디자인 및 제조 클로저 방식이 점차 확대되고 있다. 이 방식에서는 레이아웃 작성 시 복잡한 DRC 및 DFM 문제가 해결된다.

수드하카르 질라 / 멘토그래픽스 마케팅, P&R 그룹 총괄

고급 노드에서 제조 클로저가 까다로운 이유
기존의 디자인 흐름은 40nm 미만에서 사용할 수 없다. 이러한 추세를 주도하는 요인들은 모두 기본적인 물리적 제한으로 인해 제조 환경에서 지속적으로 축소되는 선폭과 관련되어 있는데, 각 항목을 세분화하면 문제의 다양한 측면을 파악할 수 있다. 우선, 생산 단계에서는 90nm 노드가 도입된 이후로 193nm 광원을 사용해 왔는데, 노출 파장이 28nm 노드에서 투영되는 임계 선폭(CD: Critical Dimension)보다 5배 이상 큰 지금 같은 상황에서는 광학 시스템이 이처럼 작은 형상을 충분한 해상도로 렌더링 할 수 없다.
직선 레이아웃 에지는 다이에서는 더 이상 직선 에지가 아니다. 게이트는 단축되거나 왜곡되며, 인터커넥트는 중간에 끊길 수 있다. 리소그래피 효과는 에칭의 제한으로 인해 복잡해진다. 레이아웃 밀도는 CMP 프로세스 중에 평면도에 영향을 주며, 이로 인해 노출 포커스의 정확도가 영향을 받아 동 풀링(Copper Pooling) 등의 기타 문제가 초래되고, 그 결과 단락이 발생할 수 있다.
고급 노드에서는 발생하는 이와 같은 모든 복잡한 문제로 인해, 체계적 오류 처리 메커니즘이 널리 도입됨에 따라 결함률은 더 이상 무작위 입자 효과에 따라 좌우되지 않는다. IDM 및 파운드리에서는 수율을 유지하기 위해 디자인 규칙을 강화하여 이러한 효과에 민감한 물리적 특성이 디자인에 반영되지 않도록 해야 한다. 또한 모델 기반 DFM 분석을 필수 과정으로 추가하고 있어, 디자인이 성능 요구 사항과 전력 및 비용 목표를 충족할 뿐 아니라 제조 가능성도 보장하도록 해야 하는 디자이너의 책임이 가중되고 있다.
이와 같은 현실적인 변화로 인해 디자이너가 수행해야 하는 일련의 DRC 및 DFM 검사가 기하 급수적으로 늘어나고 있다. 이제는 제조 클로저를 달성, 즉 `사인오프(Signoff)`하려면 이러한 검사를 반드시 통과해야 하는 것이다(그림 1 참조). DRC 및 DFM 규칙의 수는 90nm 노드에서 32nm 노드로 바뀌는 사이에 파운드리에 따라 두 배 가까이 늘어났다. 규칙의 복잡성(규칙을 검증하는 데 필요한 작업의 수로 측정됨)은 훨씬 더 빠르게 증가하여, 90nm 이후로 두 배 이상 높아졌다.
새로운 규칙을 무시하는 경우 칩 오류에서 신뢰성 감소에 이르기까지 여러 가지 문제가 발생할 수 있다. 그러나 제조 용이성을 개선하기 위한 변화로 인해 성능이 감소하거나, 전력 소비량이 늘어나거나, 디자인이 품질이 저하되는 현상도 발생할 수 있다. 따라서 디자이너는 DRC/DFM 위반 사항을 수정할 때 이러한 요소 간의 균형을 적절하게 조정하여 수율은 높게 유지하면서 과도한 디자인과 성능 저하를 방지해야 한다. 그러나 현재 사용되고 있는 디자인 후 수정 전략은 여러 가지 이유로 인해 이와 같이 새롭게 대두된 문제점을 해결하기에는 적합치 못하다.

더 이상 유용하지 않은 디자인 후 수정 전략
물리적 디자인을 완료한 후에 물리적 검증 검사와 DFM 개선을 진행하는 기존 작업 흐름에서는, P&R(Place & Route)툴이 서로 `충분히 근접`한 위치에 있어 수정 과정을 쉽게 관리할 수 있다고 기본적으로 가정한다.
과거에는 이 가정이 적절했으며 이러한 방법도 문제없이 사용할 수 있었다. 그러나 40nm 미만에서는 이러한 가정이 더 이상 적용되지 않는다. 너무나 많은 복잡한 규칙이 새롭게 적용되어 기존의 라우터로는 모든 제약 조건을 처리할 수 없게 된 것이다(그림 2 참조).
대부분의 라우팅 알고리즘은 한 번에 몇 가지 시나리오(디자인 측면)만 마무리하는 방식을 기반으로 하며, 초기 라우팅 시에는 단순화된 DRC/DFM 모델을 사용한다. 라우터는 `검색 및 보수` 단계라고도 하는 최종 라우팅 중에만 보다 완전한 DRC/DFM 모델로 전환되며, 위반 사항은 라우팅 후 루프에서 수정된다.
이전에 사용되었던 노드의 경우에는 초기 라우팅 이후에 남아 있는 위반 사항의 수가 보통 수십 개에서 수백 개 오류 정도였기 때문에 이러한 방식이 적합했다. 또한 위반 사항을 보수하는 과정의 변화 역시 타이밍, 전력, 신호 무결성 또는 기타 성능 요인에 크게 영향을 주지 않았다. 그러나 40nm 이하에서는 위반 사항의 수가 앞서 설명한 원인으로 인해 수천 개로 늘어났다.
이러한 시나리오에서는 검색 및 보수 방법에 문제가 발생하는데, 이 단계가 되면 디자인이 대부분 완료되어 `잠금` 상태가 되기 때문이다. 즉, 수정해야 하는 문제의 수가 너무 많아지는 것이다.
또한 이 시점에서 디자인의 특정 요소를 변경하면 다른 부분에까지 파급 효과를 줄 수 있다. 즉, 제조 위반 사항이 새롭게 발생하거나 디자인의 성능 목표에 부정적인 영향을 주게 되는 것이다. 예를 들어 평면도를 개선하기 위해 금속 충진재를 추가하거나 핀치 상태를 없애기 위해 와이어 에지를 이동하면 기생 상호 작용이 변경됨으로써 타이밍 및 신호 무결성이 저하될 수 있다.
또한 디자이너는 모든 디자인 요소 및 제조 제약 조건을 동시에 마무리할 수 없어 오랜 시간 동안 산발적으로 ECO를 반복 수행해야 한다. 라우터가 이 정도 수준의 복잡성을 처리할 수 없는 경우에는 수동으로 수정한다고 해도 품질을 크게 개선할 수 없다.
디자인 규칙과 검증 규칙 간의 단절 현상이 계속적으로 증가한다는 것도 또 다른 문제점이다. 신규 프로세스 노드가 자리를 잡아 가면 SVRF 언어로 표현되는 파운드리의 디자인 규칙 파일은 새롭게 발견되는 제조 문제를 해결하기 위해 지속적으로 업데이트된다. 따라서 이러한 파운드리 사인오프 모델이야말로 실제 제조 요구 사항을 가장 정확하고 완전하게 표현한다고 할 수 있다.
그러나 P&R 시스템에서 사용되는 LEF 구문으로 표현되는 규칙은 보다 단순하며, SVRF 규칙에 포함되는 경우가 많다. 실제로 28nm 이하 노드에서 일부 규칙은 SVRF로 기술되며 보다 단순한 LEF 언어로는 표현할 수가 없다. 결과적으로, 디자인 중에 라우터는 레이아웃에 DRC/DFM 관련 문제가 없는 것으로 보고하지만 이후에 사인오프용 물리적 검증 툴에서 많은 위반 사항을 확인하는 경우가 발생한다.
미미한 수준 불일치 사항이라도 디자인 주기의 후반부에서는 관리하기 어려울 정도로 많은 수의 위반 사항을 생성하여 이를 수정하기 위해 디자인 환경과 검증 환경 간의 반복 작업에 시간을 소모하게 되는 원인이 될 수 있다. 아쉽게도, 디자인 모델과 검증 모델 간의 간극이 점점 커지고 있어 사인오프의 후반 단계에서 매우 많은 위반 사항이 발견되는 경우도 갈수록 늘어나고 있다.
이와 같은 모든 문제를 더욱 악화시키는 것은, 일반적으로 자동화된 DRC/DFM 수리 방식이 없다는 점이다. 과거에는 디자인에 큰 영향을 주지 않고 여러 위반 사항을 수동으로 수정할 수 있었다. 그러나 위반 사항이 수천 개에 달하면 일일이 수동으로 수리하는 것은 불가능하다.
마지막으로, 기존의 작업 흐름에서는 각 작업을 반복할 때 구현 환경과 사인오프 환경 간에 많은 수의 ASCII 파일이 오랜 시간 동안 전송된다. 디자인 규모가 커져도 이러한 ASCII 파일 전송을 기반으로 하는 흐름은 확장할 수 없기 때문에, 이미 부담이 큰 클로저 프로세스의 시간이 더욱 연장되고 있다.

새롭게 대두된 문제점에 대한 해결책
게이트가 수백만 개에 달하는 디자인에서는 기본적으로 수반되는 복잡한 문제를 처리해야 하는 동시에, 작업 과정에서 발생할 수 있는 다양한 문제도 해결할 수 있어야 한다. 따라서 이를 위한 솔루션의 필요성이 대두되고 있는 실정이다.
이와 같은 제조 클로저 과정의 문제점을 해결하기 위해, 기존의 `디자인 후 수정` 방법 대신 `생성 동시 수정(Correct-by-Construction)` 방법이 도입되었다(그림 3 참조). 이러한 방식에서는 제조 클로저 작업이 디자인 프로세스 초기에 수행되므로 기존 방식보다 효과적이며, 디자인 후반부에서 새로운 문제를 파악하여 해