차세대 메모리 성능과 생산성을 향상시키는 핵심 기술
생성형 인공지능(AI, Artificial Intelligence)과 고성능 컴퓨팅(HPC, High Performance Computing)의 확산으로 고성능 메모리에 대한 수요가 빠르게 증가하고 있다. 이에 따라 고대역폭 메모리(HBM, High Bandwidth Memory)는 차세대 메모리 기술로 주목받고 있으며, 적층 구조를 구현하기 위한 제조 공정의 중요성도 함께 커지고 있다. 이번 기고에서는 HBM 적층 공정에 적용되는 Cu 인터커넥트와 화학기계적 연마(CMP, Chemical Mechanical Planarization) 기술의 역할을 살펴보고, 최근 기술 동향과 발전 방향을 소개하고자 한다.
참조 사진 : 하이닉스 HBM
글/ 고려대학교 주병권 교수 연구실
주병권 (고려대학교 전기전자공학부 교수)
김용훈 (고려대학교 전기전자컴퓨터공학과 석사과정)
목차
1. 서론
2. HBM 및 3D 적층 메모리 기술
2-1. HBM 구조 및 특징
2-2. TSV 기반 적층 기술
3. Cu 인터커넥트와 CMP 기술
3-1. Cu 인터커넥트 공정
3-2. CMP 공정 원리
3-3. CMP 결함과 수율 영향
4. 차세대 HBM 공정 기술
4-1. Hybrid Bonding 기술
4-2. 차세대 인터커넥트 기술
4-3. 차세대 CMP 기술
5. 결론
6. 참고 문헌
1. 서론
반도체의 집적도가 지속적으로 증가하면서 메모리와 프로세서 사이에서 발생하는 데이터 전송 병목 현상이 중요한 문제로 대두되고 있다. 특히 AI 기술의 발전과 데이터센터 시장의 확대에 따라 반도체에서 메모리의 역할이 더욱 중요해지고 있다. 대규모 데이터를 실시간으로 처리하기 위해서는 높은 연산 성능뿐만 아니라 데이터를 빠르게 전달할 수 있는 메모리 기술이 요구된다. 그러나 기존 메모리는 대역폭과 전력 효율 측면에서 한계를 보이고 있으며 요구되는 성능을 만족하기 어려운 상황이다. 이를 해결하기 위한 차세대 메모리 기술로 HBM이 등장하였다.[1]
HBM은 여러 개의 동적 임의 접근 메모리(DRAM)를 수직으로 적층하고, 실리콘 관통 전극(TSV, Through Silicon Via)을 이용하여 각 칩을 연결하는 구조를 갖는다. 기존 메모리보다 배선 길이가 짧아 높은 데이터 전송 속도와 우수한 전력 효율을 확보할 수 있으며, 동일한 면적에서 더 높은 집적도를 구현할 수 있다는 장점이 있다. 이러한 장점으로 인해 그래픽처리장치(GPU, Graphics Processing Unit), AI 가속기 및 고성능 컴퓨팅 시스템을 중심으로 적용이 확대되고 있다.[1]
HBM의 성능은 적층 구조뿐만 아니라 제조 공정의 정밀도에도 크게 영향을 받는다. TSV 형성 과정에서는 안정적인 Cu 배선 형성이 필요하며, 적층을 위한 본딩 공정에서는 접합면에 대해 높은 수준의 평탄도가 요구된다. 공정 중 발생하는 미세한 결함은 적층 불량이나 전기적 특성 저하, 장기 신뢰성 저하로 이어질 수 있어 공정 관리의 중요성이 더욱 커지고 있다.[1]
이러한 적층 공정에서는 Cu 인터커넥트와 CMP 공정이 핵심적인 역할을 수행한다. Cu 인터커넥트는 적층된 메모리 간의 전기적 연결을 담당하며, CMP는 웨이퍼 표면을 균일하게 평탄화하여 후속 본딩 공정의 품질과 신뢰성을 확보한다. 적층 수가 증가하고 Hybrid Bonding 기술이 확대되면서 Cu 인터커넥트와 CMP 공정의 역할도 더욱 커지고 있다. 이번 기고에서는 HBM 적층 구조와 TSV 기반 공정을 간략히 살펴보고, Cu 인터커넥트와 CMP 기술의 역할을 중심으로 주요 공정 특성과 최신 기술 동향을 살펴보고자 한다.[6]
그림 1. HBM 적층 구조 개념도[1]
2. HBM 및 3D 적층 메모리 기술
기존 평면 구조의 DRAM은 메모리 용량을 증가시키는 데 한계가 있으며, 배선 길이가 길어질수록 신호 지연과 소비전력이 증가하는 문제가 있다. 이러한 한계를 해결하기 위해 여러 개의 DRAM을 수직으로 적층하는 3차원 메모리 기술이 개발되었으며, 대표적인 기술이 HBM이다.[1]
HBM은 TSV를 이용해 적층된 메모리를 직접 연결하는 구조를 사용한다. 기존 패키지보다 배선 길이를 크게 줄일 수 있어 높은 메모리 대역폭을 확보할 수 있으며, 동일한 성능에서 소비전력도 감소시킬 수 있다. 최근에는 AI 가속기와 GPU를 중심으로 HBM 적용이 확대되면서 적층 수와 집적도를 높이기 위한 기술 개발이 지속적으로 이루어지고 있다.[1]
2-1. HBM 구조 및 특징
HBM은 여러 개의 DRAM 칩을 적층한 뒤 TSV를 통해 전기적으로 연결하는 구조를 갖는다. 적층된 메모리는 베이스 다이(Base Die)를 통해 로직 칩과 연결되고, 실리콘 인터포저(Silicon Interposer)를 이용하여 프로세서와 데이터를 주고받는다. 이러한 구조는 기존 DDR 메모리보다 훨씬 넓은 데이터 입출력 폭을 제공하며, 데이터 전송 속도와 전력 효율을 동시에 향상시킬 수 있다.
최근 상용화된 HBM3E는 12단 적층 기술이 적용되고 있으며, 차세대 HBM4에서는 적층 수 증가와 함께 인터페이스 성능도 더욱 향상될 것으로 예상된다. 그러나 적층 수가 증가할수록 웨이퍼 두께 감소, 휨(Warpage), 열 방출 등의 문제가 함께 발생하여 공정 관리의 중요성이 커지고 있다.[1][6]
표 1. HBM 세대별 주요 특징 비교[1]
2-2. TSV 기반 적층 기술
TSV는 실리콘 웨이퍼 내부에 수직 방향의 미세 홀을 형성한 뒤 금속으로 채워 상·하부 칩을 연결하는 기술이다. 기존 와이어 본딩보다 신호 전달 거리가 짧고, 많은 입출력 단자를 구현할 수 있어 고성능 메모리에 널리 적용되고 있다.
일반적인 TSV 공정은 식각, 절연막 형성, 배리어막 증착, Cu 충진 및 CMP 순서로 진행된다. 이 과정에서 Cu가 충분히 충진되지 않거나 공극(Void)이 발생하면 전기적 특성이 저하될 수 있다. 또한 충진 이후에는 CMP를 이용하여 웨이퍼 표면을 평탄하게 만들어 후속 적층 공정의 신뢰성을 확보한다. 최근에는 TSV의 직경을 더욱 줄여 집적도를 향상시키는 연구와 함께, 적층 수 증가에 따른 열 방출 문제를 개선하기 위한 다양한 기술도 함께 개발되고 있다.[2]
3. Cu 인터커넥트와 CMP 기술
HBM은 여러 개의 DRAM을 적층하여 하나의 메모리처럼 동작하는 구조이므로, 적층된 DRAM 사이를 안정적으로 연결하기 위한 Cu 인터커넥트 기술이 필요하다. Cu 인터커넥트는 TSV 내부 충진, 재배선(RDL, Redistribution Layer), 본딩 패드 등에 적용되는 금속 배선 기술이다. 기존 알루미늄(Al, Aluminum) 배선은 미세 공정에서 전기저항과 전자 이동(Electromigration) 문제가 발생하기 쉬워 현재 대부분의 메모리 공정에서는 Cu가 인터커넥트 소재로 사용된다. 적층 수가 증가할수록 인터커넥트의 신뢰성과 접촉 저항이 중요해지며, 이를 위해 Cu 형성 공정과 CMP 공정이 함께 관리된다.[2][6]
3-1. Cu 인터커넥트 공정
Cu 인터커넥트는 일반적으로 다마신(Damascene) 공정을 이용하여 형성된다. 절연막(ILD, Interlayer Dielectric)에 배선 패턴을 형성한 후 배리어막(Barrier Layer)과 시드층(Seed Layer)을 증착하고, 전해도금(Electroplating)을 이용하여 Cu를 충진한다. 이후 CMP를 수행하여 과잉으로 증착된 Cu를 제거하면 원하는 배선 구조가 형성된다.[2]
HBM에서는 TSV 내부까지 Cu를 균일하게 충진해야 하므로 일반적인 Cu 인터커넥트 공정보다 높은 공정 정밀도가 요구된다. 충진 과정에서 공극(Void)이 발생하거나 Cu가 충분히 채워지지 않으면 전기저항 증가와 신뢰성 저하를 초래할 수 있다. 따라서 전해도금 조건과 첨가제 조성 등을 최적화하여 균일한 Cu 충진을 확보하는 것이 중요하다.[2]
또한 TSV 직경이 미세화됨에 따라 높은 종횡비 구조에서도 공극 없이 Cu를 충진하기 위한 기술의 중요성이 더욱 커지고 있으며, 최근에는 도금 균일성을 향상시키기 위한 첨가제 개발과 공정 최적화 연구가 이루어지고 있다.[2]
그림 2. Cu 다마신 공정 개념도[2]
3-2. CMP 공정 원리
CMP는 화학적 반응과 기계적 연마를 동시에 이용하여 웨이퍼 표면을 평탄화하는 공정이다. 슬러리(Slurry)의 화학적 작용과 연마 패드(Pad)의 기계적 연마를 통해 표면의 불필요한 막을 제거하고, 후속 공정에 필요한 평탄한 표면을 형성한다. 이러한 평탄화 공정은 미세 배선 형성과 적층 공정의 신뢰성을 확보하기 위한 핵심 기술로 활용된다.[3]
HBM 공정에서는 TSV 형성 및 Cu 충진 이후 잔여 금속을 제거하고 웨이퍼 표면의 높이를 균일하게 맞추기 위해 CMP가 적용된다. 또한 Hybrid Bonding 공정에서도 접합면의 평탄도를 유지하기 위해 수행되며, 접합면의 미세한 높이 차이는 본딩 품질과 신뢰성에 직접적인 영향을 미치므로 정밀한 평탄도 제어가 중요하다.[3][6]
CMP 공정에서는 제거율(Removal Rate)의 균일성이 매우 중요하다. 제거율이 일정하지 않으면 웨이퍼 내 높이 편차가 발생하여 후속 적층 공정에서 접합 불량이나 신뢰성 저하로 이어질 수 있다. 따라서 슬러리 조성, 연마 패드의 상태, 공정 압력 및 회전 속도 등을 적절히 제어하여 균일한 제거율을 유지해야 한다.
최근에는 웨이퍼 내 제거율 균일도(WIWNU, Within Wafer Non-Uniformity)를 향상시키기 위한 다중 압력 제어(Zone Pressure Control) 기술과 패드 컨디셔닝(Pad Conditioning) 기술이 널리 적용되고 있다. 이러한 기술은 반복적인 생산 환경에서도 안정적인 공정 품질과 높은 수율을 확보하는 데 중요한 역할을 한다.[3][4]
그림 3. CMP 공정 개념도[3]
3-3. CMP 결함과 수율 영향
CMP 공정에서는 다양한 결함이 발생할 수 있으며, 대표적으로 Dishing과 Erosion이 있다. Dishing은 Cu 영역이 과도하게 연마되어 움푹 들어가는 현상이며, Erosion은 패턴 주변 절연막이 함께 연마되어 전체 높이가 낮아지는 현상을 의미한다. 이러한 결함은 배선 저항 증가와 표면 평탄도 저하를 유발한다.[4]
그림 4. CMP 공정의 Dishing 및 Erosion 결함[4]
또한 CMP 과정에서 발생하는 미세 스크래치와 파티클은 후속 공정에서 본딩 불량이나 회로 단락을 발생시킬 수 있으며, 특히 Hybrid Bonding은 매우 높은 표면 평탄도를 요구하기 때문에 작은 결함도 수율에 직접적인 영향을 미치므로 CMP 공정에서의 결함을 줄이는 것이 중요하다.[4][6]
최근에는 공정 데이터를 활용하여 제거율 변화를 실시간으로 분석하고 이상 공정을 예측하는 기술도 적용되고 있다. 공정 조건을 지속적으로 모니터링하면 웨이퍼 간 편차를 줄일 수 있으며, 생산성과 수율 향상에도 도움이 된다.[5]
표 2. 주요 CMP 결함과 발생 원인[4]
4. 차세대 HBM 공정 기술
HBM은 적층 수가 증가하고 입출력 단자의 간격이 더욱 미세해지면서 기존 패키징 기술만으로는 성능 향상에 한계가 나타나고 있다. 이를 해결하기 위해 접합 구조를 개선하고 공정 정밀도를 높이기 위한 다양한 접근법이 제안되고 있으며, Hybrid Bonding과 CMP 조건을 실시간으로 제어하고, 결함을 예측하는 차세대 기술이 활발하게 연구되고 있다.[6][8][9]
4-1. Hybrid Bonding 기술
Hybrid Bonding은 Cu와 절연막을 동시에 접합하는 기술로, 기존 Micro-bump 기반 접합보다 범프가 필요하지 않아 접합 간격을 줄일 수 있어 높은 집적도를 구현할 수 있다. 또한 전기적 특성 및 열 방출 특성이 향상되어 신호 지연도 감소시킬 수 있다는 장점이 있다.[6][7]
Hybrid Bonding에서는 두 웨이퍼가 직접 접합되기 때문에 웨이퍼 표면의 평탄도가 매우 중요하다. 표면 거칠기나 높이 차이가 일정 수준 이상 발생하면 접합 불량이 발생할 수 있어 CMP 공정의 품질이 전체 접합 신뢰성에 직접적인 영향을 미치는 중요한 요소로 작용한다.[6]
최근에는 HBM4를 비롯한 차세대 적층 메모리에서 Hybrid Bonding의 적용이 확대되고 있으며, 공정 정밀도 향상을 위한 기술 개발이 지속되고 있다.[6][7]
그림 5. Cu/절연막 기반 Hybrid Bonding 구조[7]
4-2. 차세대 인터커넥트 기술
HBM의 성능 향상을 위해 새로운 인터커넥트 소재와 구조에 대한 연구도 진행되고 있다. 기존 Cu 외에도 코발트(Co), 루테늄(Ru) 등 새로운 금속 소재가 검토되고 있으며, 저저항 특성과 높은 신뢰성을 확보하기 위한 연구가 이루어지고 있다.[8]
또한 TSV의 미세화와 웨이퍼 간 직접 접합 기술이 함께 발전하면서 차세대 HBM에서는 더욱 높은 적층 수와 데이터 전송 성능을 구현할 것으로 기대된다.[8][9]
4-3. 차세대 CMP 기술
차세대 CMP 기술은 공정 균일도를 향상시키고 결함 발생을 최소화하는 방향으로 발전하고 있다. 최근에는 연마 과정에서 발생하는 압력, 마찰력, 제거율 등의 공정 데이터를 실시간으로 분석하여 공정 상태를 제어하려는 기술이 개발되고 있다.[5]
이와 함께 웨이퍼 내 제거율 편차를 최소화하기 위해 다중 압력 제어와 패드 상태 관리 기술이 지속적으로 개선되고 있다. 이러한 기술은 미세 공정에서 요구되는 높은 평탄도를 확보하는 데 중요한 역할을 한다.[3]
한편 공정 데이터를 활용한 AI 기반 공정 최적화 기술도 연구되고 있다. 공정 이상을 조기에 예측하고 최적의 연마 조건을 설정함으로써 생산성과 수율을 향상시키려는 시도가 이루어지고 있으며, 향후 CMP 공정의 자동화 수준은 더욱 고도화될 것으로 전망된다.[5]
5. 결론
HBM은 AI와 고성능 컴퓨팅 시대를 대표하는 메모리 기술로 자리 잡고 있으며, 적층 구조의 발전과 함께 제조 공정의 중요성도 지속적으로 증가하고 있다. 특히 Cu 인터커넥트는 안정적인 전기적 연결을 담당하고, CMP 공정은 웨이퍼 표면의 평탄도를 확보하여 후속 적층 공정의 신뢰성을 향상시키는 중요한 역할을 한다.[6]
최근에는 Hybrid Bonding을 중심으로 적층 기술이 빠르게 발전하고 있으며, 이에 따라 CMP 공정의 정밀도와 결함 제어 기술도 함께 고도화되고 있다. 또한 AI 기반 공정 제어와 차세대 인터커넥트 소재 개발은 HBM 제조 기술의 경쟁력을 높이는 중요한 요소로 자리 잡을 것으로 기대된다.[6][8][9]
향후 HBM은 적층 수 증가와 미세 공정 확대에 따라 더욱 높은 공정 정밀도를 요구할 것으로 보인다. 그렇기에 Cu 인터커넥트와 CMP 기술의 지속적인 발전은 차세대 메모리 성능과 생산성을 향상시키는 핵심 기술이 될 것으로 판단된다.[9]
6. 참고 문헌
[1] Hongshin Jun, Jinhee Cho, Kangseol Lee, Ho-Young Son, Kwiwook Kim, Hanho Jin, and Keith Kim, "HBM (High Bandwidth Memory) DRAM Technology and Architecture," IEEE International Memory Workshop (IMW), 2017.
[2] S. Natarajan, et al., "Recent Trends in Copper Metallization," Electronics, vol. 11, 2022.
[3] S. V. Babu, "A Review on Chemical and ㄿMechanical Phenomena at the Wafer Interface During Chemical Mechanical Planarization," Journal of Materials Research, vol. 35, no. 21, 2020.
[4] N. B. Chaudhari, et al., "Coverage Layout Design Rules and Insertion Utilities for CMP Related Processes," Journal of Low Power Electronics and Applications, vol. 11, no. 2, 2021.
[5] Georg Winkler, Tom Rothe, et al., "Machine Learning in Chemical–Mechanical Planarization: A Comprehensive Review of Trends, Applications, and Challenges," Advanced Engineering Informatics, vol. 68, 103663, 2025.
[6] S. Moreau, et al., "Review—Hybrid Bonding-Based Interconnects: A Status on the Last Robustness and Reliability Achievements," ECS Journal of Solid State Science and Technology, vol. 11, no. 6, 2022.
[7] J. M. Hung, et al., "TSV Integration With Chip Level TSV-to-Pad Cu/SiO₂ Hybrid Bonding for DRAM Multiple Layer Stacking," IEEE Electron Device Letters, vol. 44, no. 7, 2023.
[8] Y. G. Lee, M. McInerney, Y. C. Joo, I. S. Choi, and S. E. Kim, "Copper Bonding Technology in Heterogeneous Integration," Electronic Materials Letters, vol. 20, 2024.
[9] Bing Jiang, Yutong Wu, Zhixiang Zhong, Kangkai Fan, Qiubao Lin, Jianbo Liang, Hezhou Liu, and Xinke Liu, "Cu–Cu Hybrid Bonding Technology: From Physical Mechanisms to System Integration for 3D ICs," Moore and More, vol. 2, 2025.
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