DRC 개선 및 IP 인터페이스의 DRC 오류 관리에 대한 사례 연구

Calibre RealTime Digital 인터페이스가 제공하는 대화형의 즉각적인 사인오프 DRC 피드백은 퀄컴이 P&R 환경 내에서 보다 빠른 사인오프 컨버전스를 달성하도록 도와주었다. 퀄컴 엔지니어는 P&R 툴에 내장된 설계 규칙과 파운드리가 인증한 룰 데크 간의 공백을 없앰으로써 이제는 기본 계층과 금속배선 계층의 테이프아웃과 같은 중요한 이정표를 계획된 일정 내에 달성할 수 있게 되었다.



퀄컴(Qualcomm)이 설계 및 판매하는 무선통신 제품과 서비스는 모바일 프로세서에서 임베디드 플랫폼, 블루투스 제품 및 셀룰러 모뎀에 이르기까지 다른 기업들을 뒷받침하는 기반 기술들이다. 제품을 시장에 보다 빨리 출시할 수 있는 기업은 강력한 경쟁상의 우위를 누리게 되며, 최초의 기업이 됨에 따르는 추가적인 이점까지 누리게 된다. 퀄컴은 끊임없는 기술 발전과 끝없는 제품 혁신의 필요성, 급변하는 시장 수요에 직면하여 IC 설계 흐름을 최적화 해 자원을 가장 효과적으로 활용함으로써 효율성을 극대화 하고자 끊임없이 노력하고 있다.

첨단 노드의 디지털 구현 흐름에서 사인오프 DRC 컨버전스를 달성하기란 극히 어려운 일인데, 이는 DRC 룰의 수가 많고 복잡성이 크며, 디자인에 구현되는 기능들이 갈수록 더 늘어나고 있기 때문이다. 전통적으로 DRC 흐름은 풀칩 실행용으로 설정되어 있으며, 선택된 설계 윈도우에 대해 즉각적인 DRC 피드백을 제공하도록 최적화되어 있지 않다. 퀄컴은 Calibre RealTime Digital 설계 내 사인오프 DRC를 자사의 설계 및 검증 흐름에 추가함으로써 디지털 구현 DRC 프로세스를 최적화하고 보다 빠른 사인오프 DRC 컨버전스를 달성할 수 있음을 알았다.

퀄컴의 도전과 기회

퀄컴의 시스템온칩(SoC) 디자인은 끊임없이 더 크고 복잡해지고 있다. 디자인의 크기와 복잡성이 증가함에 따라, 배치 및 배선(P&R)에서 사인오프 품질의 DRC를 수행하면서 일정 내에 사인오프 DRC 컨버전스에 도달하기 위해 필요한 턴어라운드 시간을 달성하기가 어려워졌다.

퀄컴의 기존 P&R 사인오프 DRC 클로저 흐름은 다음 세 가지의 주요 단계로 구성되어 있었다.

- P&R 데이터의 익스포트
- P&R 데이터를 지적재산권(IP) 데이터와 병합하여 GDSII/OASIS 통합 데이터베이스 생성
- GDSII/OASIS 데이터베이스에 대해 사인오프 DRC 실행

이 흐름은 풀칩과 대형 블록에서의 DRC 실행에 최적화되어 있지만, P&R 데이터를 익스포트하여 이를 IP 데이터와 병합하는 데는 시간이 많이 소요되므로 물리 검증 피드백 주기가 늘어나고 중요한 SoC 이정표에서 컨버전스 지연이 발생할 수 있다.

Calibre RealTime Digital 인터페이스는 파운드리에서 인증한 사인오프 룰 데크를 실행하는 Calibre 분석엔진을 직접 호출할 수 있는 기능을 제공한다. 이러한 엔진은 편집 대상 형상(shape)의 부근에서 신속하게 증분적 검사를 수행하여 DRC 위배사항에 대한 거의 즉각적인 피드백을 제공한다. P&R 도메인에서의 이러한 즉각적인 피드백을 통해 퀄컴은 DRC 클로저 주기 시간을 단축하면서도 사인오프 DRC 신뢰도를 보장할 수 있다.

퀄컴은 다음 두 가지 주요 용도에서 상당한 개선이 가능함을 알았다.
- 기본 계층 테이프아웃 시의 DRC
- 금속배선 계층 테이프아웃 시의 IP 인터페이스 DRC

기본 계층 테이프아웃 시의 DRC

블록 배치

디지털 설계를 구현할 때 대부분의 설계 팀은 P&R 툴에 내장된 DRC 기능을 사용해 레이아웃의 DRC 위배사항을 수정한다. 단, 이러한 P&R 체커는 일반적으로 기본 계층에 대해서는 DRC를 수행하지 않는데, 그 이유는 단지 이러한 계층들이 P&R 환경에는 존재하지 않기 때문이다. 하지만 P&R 엔지니어는 새로운 기본 계층 DRC 위배사항이 발생하지 않도록 블록을 배치하고 싶어 한다. 이러한 위배사항은 설계 흐름 후반부에는 바로잡기 어려울 수 있기 때문이다.

퀄컴의 엔지니어는 Calibre RealTime Digital 인터페이스를 사용하여 신속한 DRC 패스를 수행함으로써 기본 계층의 DRC 오류가 있을 경우 이를 포착한 뒤 블록 배치를 변경하여 이러한 오류를 피할 수 있다. 이들의 목표는 기본 계층의 DRC 오류를 수정하는 것이 아니라 블록의 최적 배치를 통해 오류가 생성되지 않도록 피하는 것이다.

기본 계층의 디버깅

기본 계층 테이프아웃에서 DRC 오류를 수정할 경우에는 탭 셀을 추가하고, 표준 셀을 이동하며, 필러 셀을 추가, 삭제 또는 크기조정 하는 것이 일반적이다. P&R 엔지니어가 기본 계층 DRC 오류를 수정하려면 현재로서는 P&R 환경을 종료한 뒤 레이아웃 뷰어와 같은 별도의 툴에서 DRC를 수정해야 한다. 이 프로세스는 지루하고 시간이 많이 소요되며, 기본 계층 테이프아웃의 DRC 클로저 턴어라운드 시간이 늘어나게 된다.

인터페이스는 P&R 환경 내에서 기본 계층 Calibre 사인오프 DRC 피드백을 즉각적으로 제공한다(그림 1). 이 피드백을 통해 P&R 엔지니어는 DRC 위배사항에 대한 가상 분석(What-if analysis) 작업을 수행하고 최적의 사인오프 DRC 수정 작업을 즉각 수행할 수 있다.



IP 블록의 추가

새로운 IP 블록은 중요한 설계 단계 이후에 추가되는 경우가 많은데, 이는 Nwell, 확산 및 핀 경계 관련 DRC 위배를 초래할 수 있다.
퀄컴의 P&R 엔지니어는 IP 병합 기능을 이용해 IP 블록의 GDS/OASIS 데이터를 읽어 들이고 기본 계층에 대한 DRC 피드백을 제공할 수 있다. 이를 통해 P&R 엔지니어는 디지털 설계 흐름의 업스트림인 플로어플래닝 및 배치 단계에서 발생하는 기본 계층 DRC 위배사항을 확인해 바로잡을 수 있다.

이러한 설계 단계에서 P&R 엔지니어는 Calibre RealTime Digital 인터페이스를 이용해 DRC 위배사항이 없는 플로어플랜 및 블록 배치를 작성할 수 있는데, 이는 설계 흐름 후반부에는 수정하기 어려운 작업이다. 이를 통해 P&R 엔지니어는 귀중한 시간을 절약할 수 있으며, 구조적 문제로 인한 DRC 위배 사항의 수정 노력에 따르는 스트레스도 피할 수 있다. 사인오프 DRC 피드백을 통해 퀄컴의 P&R 엔지니어는 기본 테이프아웃을 위한 DRC 클로저를 불과 수 시간 만에 한두 번의 반복작업만으로 손쉽게 처리할 수 있다. 이는 기존의 DRC 클로저 흐름이 며칠이나 걸리던 것과는 대조적이다.

금속배선 계층 테이프아웃 시의 인터페이스 DRC

기존 DRC 디버깅 시에 흔히 발생하는 문제는 P&R과 IP 형태 사이에서 발생하는 인터페이스 DRC 오류를 관리하는 것이다. 거짓 DRC 오류는 대개 추상(LEF)과 GDSII/OASIS 데이터베이스 간의 불일치로 인해 발생하지만, 이러한 거짓 DRC 오류를 파악하여 실제 DRC 오류로부터 제거하는 일 또한 지루하기 짝이 없고 시간도 많이 걸리는 과정이다. P&R 엔지니어는 P&R 환경에서 IP 형상이 DRC 위배사항 발생의 원인이 되는 것을 볼 수 없다.

IP의 GDSII/OASIS 뷰를 별도의 레이아웃 뷰어에서 연 다음에 레이아웃 뷰어와 P&R 환경 모두에서 DRC 위배 부분으로 이동하여 레이아웃을 시각적으로 비교한 뒤 DRC를 수정해야 한다. DRC 수정 후에는 P&R 및 IP 병합 데이터를 생성하고 사인오프 DRC 실행을 시작한 뒤 몇 시간 동안 기다려야 수작업에 의한 DRC 수정이 미치는 영향을 알 수 있다.

이 프로세스는 금속배선 계층의 테이프아웃에 가까워질수록 더 복잡해진다. 이때 인터페이스 DRC 오류가 P&R 환경 내의 금속배선 경로 간의 상호작용으로 인해 야기되는 엄청난 수의 금속배선 DRC 오류 안에 묻힐 수 있기 때문이다. 이러한 인터페이스 DRC 오류가 설계 주기의 후반부까지 발견되지 않을 경우, P&R 엔지니어는 비용이 많이 드는 IP 블록 변경 작업을 수행할 수밖에 없으며, 이로 인해 테이프아웃 일정이 며칠이나 지연될 수 있다.

퀄컴의 P&R 엔지니어는 IP병합 흐름을 통해 P&R 환경 내에서 IP 블록의 GDSII/OASIS 뷰에 대한 사인오프 기본 계층 및 금속배선 계층 DRC 점검을 실행할 수 있다(그림 2). DRC 위배와 관련된 IP형상은 P&R 인터페이스에 표시되는데, 이는 복잡한 DRC 룰을 보다 신속하게 이해하는 데 있어서 특히 유용하다. 결과적으로 수정 작업이 매우 직관적이 되므로, 엔지니어는 최적의 사인오프 DRC 수정 작업을 수행할 수 있으며, 독립적인 실행시 몇 시간을 기다려야 하는 것과는 달리 이러한 수정사항들을 P&R 환경에서 즉각 확인할 수 있다.



설계 내 물리 검증은 비아 간격에 대한 신속한 확인 기능도 제공한다. P&R의 네이티브 DRC 실행을 통해서는 비아 어레이의 DRC 위배사항이 나타나지 않았지만, Calibre RealTime Digital 작업을 IP 병합 흐름에서 실행한 결과 비아 어레이에 실제적인 사인오프 DRC 위배사항이 있음이 드러났다(그림 3).



결과

Calibre RealTime Digital 인터페이스가 제공하는 대화형의 즉각적인 사인오프 DRC 피드백은 퀄컴이 P&R 환경 내에서 보다 빠른 사인오프 컨버전스를 달성하도록 도와주었다. 퀄컴 엔지니어는 P&R 툴에 내장된 설계 규칙과 파운드리가 인증한 룰 데크 간의 공백을 없앰으로써 이제는 기본 계층과 금속배선 계층의 테이프아웃과 같은 중요한 이정표를 계획된 일정 내에 달성할 수 있게 되었다.

이 솔루션을 통해 퀄컴은 수작업에 의한 물리검증 수정사항을 매우 빠른 턴어라운드 시간으로 확인할 수 있으므로 DRC 클로저 주기가 단축된다. IP 병합 흐름을 통해 기본 계층 사인오프 DRC 확인이 가능해지므로 P&R에서 DRC 범위가 확장된다. 또한 엔지니어는 P&R 환경 내에서 최적의 수작업에 의한 금속배선 인터페이스 DRC 수정을 확신을 가지고 실행 및 확인할 수 있으므로 불완전한 추상화로 인한 거짓 DRC 오류를 실제 DRC 오류 목록에서 제거해야 하는 지루한 과정을 없앨 수 있다.

퀄컴은 설계 내 검증 솔루션을 흐름에 추가함으로써 목표하는 윈도우 기반의 DRC 수정사항에 대한 사인오프 DRC 피드백을 즉각 받은 뒤 P&R 및 IP 병합 데이터를 생성하고 이 병합 데이터에 대한 완전한 사인오프 DRC 실행을 시작할 수 있었다.

이제는 사인오프 DRC 작업을 구현 환경에서 반복할 수 있게 되었으므로, 퀄컴 디자이너는 중요한 설계 이정표마다 최소한 3~5개의 DRC 클로저 반복작업을 제거할 수 있다. 이를 통해 대규모 SOC 디자인의 경우 테이프아웃 주기를 수 주일이나 단축할 수 있다.

또한 Calibre RealTime Digital 인터페이스는 이미 확립되어 있는 물리 검증 흐름에 사용되는 것과 동일한 Calibre nmDRC 사인오프 데크와 엔진을 사용하므로, 퀄컴은 자신들의 설계가 모든 제조 요건을 충족시킬 것임을 확신할 수 있다. 퀄컴의 엔지니어는 어떠한 사용 모델을 적용하든 관계없이 이 인터페이스를 통해 DRC 오류 수정에 드는 시간을 줄일 수 있으므로 혁신적인 고품질 디자인의 개발에 더 많은 시간을 할애할 수 있고 일정에 맞춰 제품을 출시할 수 있게 된다.

퀄컴이 보다 빠른 사인오프 컨버전스를 달성한 방법에 대한 자세한 내용은 백서 ‘퀄컴, Calibre RealTime Digital DRC로 P&R에서 보다 빠른 사인오프 DRC 컨버전스 달성’을 다운로드해 확인할 수 있다.

저자 소개

스리니바스 벨리발라는 멘토, 지멘스 비즈니스의 디자인-투-실리콘(Design to Silicon) 사업부 제품 매니저로서, Calibre RealTime 인터페이스와 기타 Calibre 통합 및 인터페이스 기술의 개발에 주력하고 있다. 멘토에 합류하기 전에는 고밀도 SRAM 컴파일러를 설계했으며, 설계 및 제품 마케팅 분야에서 10년 이상 종사한 경력을 갖고 있다. 전기공학 및 컴퓨터 공학 학사 및 석사 학위를 보유하고 있다.